三星正在奮力沖刺3nm制程，希望借此進一步縮小與臺積電的差距。最新的信息顯示，三星旗下晶圓代工事業(yè)部門已和全球電子設計自動化（EDA）巨頭Cadence合作推出了3nm制程相關(guān)開發(fā)工具，加速相關(guān)先進制程開發(fā)的軟件程序。相較之下，臺積電與EDA廠商于5月推出了3nm相關(guān)開發(fā)工具，三星正以三至四個月的差距緊追在后。

EDA工具在晶圓代工推進先進制程初期極具重要性，相關(guān)軟件工具能減少IC設計客戶設計的時間，能加速產(chǎn)品設計定案，讓后續(xù)光罩制作、投片生產(chǎn)順利展開，被業(yè)界視為先進制程能成功推進的關(guān)鍵因素之一。

業(yè)界形容，相關(guān)工具到位，等于先進制程開發(fā)進度已達約三分之一，后續(xù)在客制化應用推廣將能更快速推進，不過，完成EDA設計之后，后續(xù)實際生產(chǎn)良率提升，以及客戶接受度是另外兩大重點。

因此，盡管三星在EDA階段僅落后臺積電三至四個月，但臺積電在生產(chǎn)良率與客戶伙伴關(guān)系更具優(yōu)勢，預料在3nm競賽中，仍會維持霸主地位。

不過，需要指出的是，三星的3nm制程工藝采用了全新的環(huán)繞閘極技術(shù)（GAA）技術(shù)，與臺積電鰭式場效電晶體FinFET架構(gòu)的3nm制程完全不同，所以三星需要新的設計和認證工具。

Cadence是在美國當?shù)貢r間9月8日向三星晶圓代工部門提供3nm環(huán)繞閘極技術(shù)（GAA）代工相關(guān)的流程設計工具（PDK），進而在半導體設計、實施和物理驗證方面提供比現(xiàn)有程序更快的解決方案。

Cadence研發(fā)副總裁Michael Jackson表示，這次與三星合作，開發(fā)出能夠更有效地生成和驗證半導體設計等的新流程，同時在新的合作計劃下，可以期待在半導體生產(chǎn)中更穩(wěn)定使用電力、提高性能等。

不過，需要指出的是，三星3nm GAA制程流片進度是與新思科技（Synopsys）合作，采用了新思科技的Fusion Design Platform。針對三星3nm GAA制程技術(shù)的物理設計套件（PDK）已在2019 年5 月發(fā)表，并2020 年通過制程技術(shù)認證。

半導體業(yè)界人士觀察，若三星搶占GAA工藝量產(chǎn)的先機，將有機會成為吸引全球客戶的有力武器。不過，臺積電3nm架構(gòu)仍以FinFET為基礎(chǔ)，并非采用GAA架構(gòu)量產(chǎn)，且臺積電客戶群遠多于三星，也反映先投入GAA技術(shù)并非易事，三星則是押注在該架構(gòu)來爭取超越臺積電。

三星與Cadence決定在數(shù)據(jù)中心、網(wǎng)絡系統(tǒng)、第五代移動通訊（5G）相關(guān)半導體領(lǐng)域加快技術(shù)合作。據(jù)悉，對于開發(fā)設計系統(tǒng)，三星方面將提供相關(guān)大數(shù)據(jù)，沖刺3nm生產(chǎn)，目標達成明年下半年量產(chǎn)目標。

先前Cadence支持臺積電5nm制程的PCIe 5.0 規(guī)格IP是在今年準備就緒。至于后續(xù)支持3nm制程的規(guī)格版本預計2022年初推出。而三星晶圓代工的進度也正計劃追趕相關(guān)方向。

臺積電已組成豐富的大同盟，和全球達到18家以上EDA大廠合作，而三星電子看到相關(guān)聯(lián)盟優(yōu)勢，也正計劃將加強各大美國EDA廠商合作，特別是在3nm相關(guān)技術(shù)在內(nèi)的下一代半導體技術(shù)開發(fā)合作。