8月6日，全球開放芯粒（Chiplet）互連標準組織UCIe（Universal Chiplet Interconnect Express）聯(lián)盟正式發(fā)布了其最新版本的UCIe 3.0規(guī)范。這一規(guī)范的發(fā)布標志著芯粒行業(yè)在數(shù)據(jù)傳輸速率和能效優(yōu)化方面邁出了重要一步。

UCIe 3.0規(guī)范將數(shù)據(jù)傳輸速率提升至64 GT/s，較上一代UCIe 2.0的32 GT/s實現(xiàn)了帶寬翻倍。新規(guī)范通過引入多項關(guān)鍵技術(shù)，旨在提升多芯片系統(tǒng)封裝（SiP）設(shè)計的能效與靈活性，進一步推動Chiplet技術(shù)在AI、數(shù)據(jù)中心及高性能計算領(lǐng)域的應(yīng)用。

新規(guī)范的核心亮點包括運行時重校準（Runtime Recalibration）和擴展邊帶傳輸（Extended Sideband Transmission）。運行時重校準通過動態(tài)調(diào)節(jié)鏈路參數(shù)，降低動態(tài)功耗，提升整體能效；擴展邊帶傳輸則將邊帶信道長度擴展至100毫米，支持更靈活的多芯片拓撲結(jié)構(gòu)，為異構(gòu)集成提供更大設(shè)計自由度。

此外，UCIe 3.0還引入了連續(xù)傳輸協(xié)議（Continuous Transmission in Raw Mode），適用于實時性要求高的場景，如AI推理和5G通信。同時，新規(guī)范強化了系統(tǒng)管理功能，包括優(yōu)先級邊帶數(shù)據(jù)包、預(yù)載固件標準化以及快速節(jié)流與緊急關(guān)斷機制，確保系統(tǒng)在突發(fā)情況下的快速響應(yīng)。

UCIe 3.0規(guī)范完全后向兼容此前所有版本（UCIe 1.0至UCIe 2.0），并采用可選管理功能模塊化設(shè)計，允許企業(yè)根據(jù)需求選擇性實現(xiàn)特定功能，降低設(shè)計復(fù)雜度和資源浪費。

UCIe聯(lián)盟主席兼三星電子高級副總裁Cheolmin Park表示：“UCIe 3.0是芯粒行業(yè)發(fā)展的關(guān)鍵一步。通過提升帶寬密度、優(yōu)化能效和增強系統(tǒng)管理，我們?yōu)殚_發(fā)者提供了構(gòu)建高性能、高靈活性SiP解決方案的基礎(chǔ)?！?/p>

UCIe 3.0的發(fā)布將直接影響多個技術(shù)領(lǐng)域。在AI與高性能計算（HPC）領(lǐng)域，更高的數(shù)據(jù)速率和連續(xù)傳輸能力可顯著提升AI芯片的算力效率；在5G與通信設(shè)備領(lǐng)域，擴展邊帶傳輸和優(yōu)先級信令功能可優(yōu)化基站芯片的信號處理能力；在汽車電子領(lǐng)域，模塊化設(shè)計將幫助車企靈活集成不同供應(yīng)商的芯片，縮短開發(fā)周期并降低成本。

Synopsys等EDA工具廠商已宣布推出支持UCIe 3.0的IP解決方案，預(yù)計2026年將有首批基于該規(guī)范的芯片進入設(shè)計階段。據(jù)TechPowerUp報道，部分廠商推測UCIe 3.0芯片可能于2028-2029年量產(chǎn)。

此次UCIe 3.0規(guī)范的發(fā)布，不僅是對前代規(guī)范的延續(xù)和提升，更是對整個芯粒生態(tài)系統(tǒng)的一次重要革新。隨著技術(shù)的不斷進步和應(yīng)用場景的拓展，UCIe 3.0有望在未來幾年內(nèi)成為推動AI、高性能計算及通信設(shè)備等領(lǐng)域發(fā)展的關(guān)鍵力量。