在摩爾定律事實(shí)上失效了以后，過(guò)往在單芯片上通過(guò)改善工藝制程來(lái)推高芯片性能的方式逐漸成為了過(guò)去式。取而代之的是各種先進(jìn)封裝技術(shù)，用各種“拼接”的方式去推高芯片的性能。

對(duì)芯片性能需求的不斷攀升也推動(dòng)了先進(jìn)封裝技術(shù)的持續(xù)升級(jí)，也讓大家對(duì)先進(jìn)封裝發(fā)展路線(xiàn)有了更多思考：例如TCB(Thermocompression bonding)和混合鍵合（hybrid bonding）會(huì)如何發(fā)展？


什么是混合鍵合？

所謂混合鍵合，是指在一個(gè)鍵合步驟中同時(shí)鍵合電介質(zhì)（dielectric）和金屬鍵合焊盤(pán)（metal bond pads）。具體而言，混合鍵合有兩種類(lèi)型：一種是晶圓到晶圓（wafer-to-wafer：W2W）鍵合，這種方式更加成熟，但限制了相同芯片尺寸的組合；另一種是芯片到晶圓（die-to-wafer：D2W）鍵合，它涉及更多的工藝步驟以及將芯片單獨(dú)放置在載體晶圓或玻璃上（集體芯片到晶圓方法）。

在這兩種情況下，通過(guò) BEOL 金屬化處理的兩片晶圓都會(huì)經(jīng)歷鍵合電介質(zhì)的 CVD、阻擋層的鑲嵌沉積，然后銅填充、電介質(zhì)的平坦化（帶有輕微的銅凹進(jìn)）、等離子體激活以準(zhǔn)備鍵合、對(duì)準(zhǔn)、室溫鍵合，并退火以形成銅焊盤(pán)的電連接。然后將硅晶圓背面研磨至最終厚度（通常<100nm），之后切割，然后進(jìn)行最終組裝和封裝。

與微凸塊（microbumps）相比，過(guò)渡到混合鍵合的原因相當(dāng)簡(jiǎn)單。那就是3D 內(nèi)存堆棧和異構(gòu)集成（超越摩爾時(shí)代的兩個(gè)參與者）需要極高的互連密度，如上所述，混合鍵合可以滿(mǎn)足這一需求；與本身支持高密度互連方案的微凸塊相比，混合鍵合可提供更小尺寸的 I/O 端子和減小間距的互連。每個(gè)芯片之間的間隔距離取決于微凸塊的高度，但在混合鍵合中該距離幾乎為零。

因此，混合鍵合互連方案可以顯著降低整體封裝厚度，在多芯片堆疊封裝中甚至可能高達(dá)數(shù)百微米。為此，自十多年前在 CMOS 圖像傳感器中首次亮相，混合鍵合逐漸走向了3D NAND，甚至連DRAM和HBM，也對(duì)混合鍵合產(chǎn)生了興趣。

有TCB支持者坦言，在凸塊間距達(dá)到 25 微米后，還會(huì)繼續(xù)使用已安裝的 TCB 工具。Hybrid Bonding只有在很高端應(yīng)用才會(huì)用到。

“Hybrid Bonding是針對(duì)微納米這種高端工藝的，這種技術(shù)不是每一種產(chǎn)品可以應(yīng)用，因?yàn)樗膬r(jià)格和成本都很高，所以我覺(jué)得幾種高端產(chǎn)品會(huì)有這種應(yīng)用，大部分的芯片還是會(huì)用到傳統(tǒng)的方法?！毖芯咳藛T指出，和TCB是一個(gè)后段制程不一樣，混合鍵合某種程度上是一個(gè)前道工藝，所以這帶來(lái)的挑戰(zhàn)也是顯而易見(jiàn)的。


關(guān)鍵工藝條件

與以前的基于凸塊的互連相比，引入了一系列全新的技術(shù)和工藝挑戰(zhàn)。為了實(shí)現(xiàn)高質(zhì)量的鍵合，對(duì)表面光滑度、清潔度和粘合對(duì)準(zhǔn)精度有非常嚴(yán)格的要求。我們將首先描述其中一些挑戰(zhàn)，因?yàn)榱鞒淌菄@緩解這些挑戰(zhàn)而設(shè)計(jì)的。記住這些將幫助您更好地理解為什么流程是這樣的，以及不同方法的優(yōu)缺點(diǎn)。

顆粒和清潔度

在任何有關(guān)混合鍵合的討論中，都會(huì)提到顆粒（Particles）。這是因?yàn)轭w粒是混合鍵合中良率的敵人。由于混合鍵合涉及將兩個(gè)非常光滑且平坦的表面齊平地鍵合在一起，因此鍵合界面對(duì)任何顆粒的存在都非常敏感。

高度僅為 1 微米的顆粒會(huì)導(dǎo)致直徑為 10 毫米的粘合空隙，從而導(dǎo)致鍵合缺陷。對(duì)于基于凸塊的互連，器件和基板之間始終存在間隙，因?yàn)槭褂昧说撞刻畛浠蚍菍?dǎo)電薄膜，因此可以容納一些顆粒。

保持清潔至關(guān)重要，而且非常具有挑戰(zhàn)性。顆粒來(lái)自晶圓切割、研磨和拋光等許多步驟。任何類(lèi)型的摩擦都會(huì)產(chǎn)生顆粒，這是一個(gè)問(wèn)題，特別是因?yàn)榛旌湘I合涉及機(jī)械拾取芯片并將其放置在其他芯片的頂部。工具中存在大量來(lái)自芯片鍵合頭和芯片翻轉(zhuǎn)器的運(yùn)動(dòng)。顆粒是不可避免的，但有幾種技術(shù)可以減輕對(duì)良率的影響。

當(dāng)然，定期進(jìn)行晶圓清洗以去除污染物。然而，清潔是不完美的，并且不能一次性去除 100% 的污染物，因此最好首先避免污染物?；旌湘I合所需的潔凈室比其他形式的先進(jìn)封裝所需的潔凈室要先進(jìn)得多。

因此，混合鍵合一般需要1級(jí)/ISO 3級(jí)或更好的潔凈室和設(shè)備。例如，臺(tái)積電和英特爾正在一路邁向 ISO 2 或 ISO 1 級(jí)別。這是混合鍵合被視為“前端”工藝的一個(gè)主要原因，即它發(fā)生在類(lèi)似于晶圓廠的環(huán)境中，而不是傳統(tǒng)封裝廠商 (OSAT) 的環(huán)境中。鑒于清潔度要求的升級(jí)，OSAT 很難追求混合鍵合。如果大多數(shù) OSAT 想要參與混合鍵合，則需要建造更新、更先進(jìn)的潔凈室，而臺(tái)積電和英特爾等公司可以使用較舊的晶圓廠或按照與現(xiàn)有晶圓廠類(lèi)似的標(biāo)準(zhǔn)進(jìn)行建設(shè)。

混合鍵合的工藝流程還涉及許多傳統(tǒng)上僅由晶圓廠專(zhuān)用的工具。ASE 和 Amkor 等外包組裝和測(cè)試公司 (OSAT) 在化學(xué)氣相沉積 (CVD)、蝕刻、物理氣相沉積 (PVD)、電化學(xué)沉積 (ECD)、化學(xué)機(jī)械平坦化 (CMP) 和表面處理方面經(jīng)驗(yàn)相對(duì)較少準(zhǔn)備/激活。

清潔度要求和工具增加相結(jié)合導(dǎo)致成本大幅增加。與其他形式的封裝相比，混合粘合工藝并不便宜。


光滑度

混合鍵合層的表面光滑度也極其關(guān)鍵。HB 界面同樣對(duì)任何類(lèi)型的形貌都敏感，這會(huì)產(chǎn)生空洞和無(wú)效的鍵合。一般認(rèn)為電介質(zhì)的表面粗糙度閾值是 0.5nm，銅焊盤(pán)的表面粗糙度閾值是 1nm。為了達(dá)到這種平滑度，需要執(zhí)行化學(xué)機(jī)械平坦化 (CMP)，這對(duì)于混合鍵合來(lái)說(shuō)是非常關(guān)鍵的工藝。

拋光后，需要在整個(gè)流動(dòng)過(guò)程中始終保持這種光滑度。避免任何可能損壞該表面的步驟，例如嚴(yán)厲的清潔。即使是用于晶圓分類(lèi)的探測(cè)也需要進(jìn)行調(diào)整，以免表面受到損壞。


半導(dǎo)體巨頭都已布局

除了CIS領(lǐng)域，高端CPU產(chǎn)品是另一個(gè)采混合鍵合的大宗領(lǐng)域，這無(wú)疑是臺(tái)積電的主場(chǎng)。

第一個(gè)采用這項(xiàng)先進(jìn)封裝連接技術(shù)的CPU是AMD于COMPUTEX 2021發(fā)布的3D V-Cache，就是臺(tái)積電SoIC解決方案Cu/Oxide Hybrid Bonding高密度封裝，將緩存內(nèi)存（SRAM）堆棧于運(yùn)算單元CCX （CPU Complex）上，讓CPU獲更多L3緩存內(nèi)存容量。

AMD公開(kāi)數(shù)據(jù)，相較微凸塊（Microbumps），3D V-Cache混合鍵合加上TSV，讓芯片接點(diǎn)密度提升15倍，互聯(lián)能效超過(guò)三倍。

AMD案例也顯示臺(tái)積電憑SoIC解決方案混合鍵合關(guān)鍵，為芯片I/O提供鍵合間距的可擴(kuò)展性，進(jìn)而實(shí)現(xiàn)高密度芯片連接。

當(dāng)芯片連接間距低于10μm，混合鍵合就能發(fā)揮優(yōu)勢(shì)，也能將同質(zhì)和異質(zhì)小芯片集成到單個(gè)類(lèi)似SoC的芯片，完成芯片更小與更輕薄的目標(biāo)，集成至先進(jìn)CoWoS和InFO解決方案。

同樣早早布局先進(jìn)封裝的英特爾也在2020年的Architecture Day發(fā)布先進(jìn)封裝采混合鍵合，計(jì)劃用于3D封裝Foveros Direct，當(dāng)時(shí)宣布同年試產(chǎn)混合鍵合芯片。

英特爾有望今年邏輯芯片與互聯(lián)器先采用混合鍵合。英特爾白皮書(shū)說(shuō)Foveros Direct采晶粒對(duì)芯片混合鍵合，間距預(yù)估9μm，第二代產(chǎn)品縮小至3μm。

HBM將是混合鍵合下個(gè)里程碑

當(dāng)然，除了已用混合鍵合推出商用產(chǎn)品的CIS和CPU，還有一個(gè)領(lǐng)域也積極開(kāi)發(fā)混合鍵合新時(shí)代產(chǎn)品，就是需多層堆棧的HBM產(chǎn)品。

同樣因AI芯片備受業(yè)界關(guān)注的HBM，正是通過(guò)堆棧DRAM層數(shù)提高數(shù)據(jù)處理速度，通過(guò)TSV加上填充物連接數(shù)層DRAM層。同樣以堆積木概念想HBM，相較傳統(tǒng)須通過(guò)鋼骨（TSV）穩(wěn)固多層積木，混合鍵合就像膠水，能將每塊芯片以間距最小方式連在一起。

據(jù)目前在HBM市場(chǎng)占有率最高的SK海力士公布的消息，HBM芯片標(biāo)準(zhǔn)厚度為720微米（μm），SK海力士預(yù)估2026年量產(chǎn)第六代HBM（HBM4）需要垂直堆棧16個(gè)DRAM，對(duì)目前封裝技術(shù)是大挑戰(zhàn)。而SK海力士在2023年即已打算將混合鍵合技術(shù)應(yīng)用至HBM4產(chǎn)品。

SK海力士的先進(jìn)封裝發(fā)展中，同樣包含混合鍵合，它的16層DRAM HBM4產(chǎn)品也可能采用此技術(shù)。

而目前在HBM市場(chǎng)落后于SK海力士的三星，也在先前提出考慮在其HBM4的產(chǎn)品中，采用混合鍵合技術(shù)。爾后有業(yè)界消息傳出，三星已完成采用16層混合鍵合HBM內(nèi)存技術(shù)驗(yàn)證，采用混合鍵合技術(shù)的16層堆棧HBM3內(nèi)存樣品運(yùn)行正常，意味著其HBM4內(nèi)存量產(chǎn)將可能采用混合鍵合技術(shù)。

另一方面，三星在芯片代工領(lǐng)域的競(jìng)爭(zhēng)對(duì)手臺(tái)積電與英特爾都早已有混合鍵合技術(shù)商品化實(shí)例的同時(shí)，三星先進(jìn)封裝解決方案中的混合鍵合技術(shù)消息卻相對(duì)有限。根據(jù)三星在SAFE論壇中公布的消息，其3D堆棧封裝技術(shù)X-Cube也將采用混合鍵合技術(shù)，芯片連接間距能達(dá)到4μm，預(yù)計(jì)推出時(shí)間是2026年。