綜合韓媒 The Elec 和 ETNews 報道，三星電子先進封裝團隊高管 Dae Woo Kim 在 2024 年度韓國微電子與封裝學會年會上表示近日完成了采用 16 層混合鍵合 HBM 內(nèi)存技術(shù)驗證。

Dae Woo Kim 表示，三星電子成功制造了基于混合鍵合技術(shù)的 16 層堆疊 HBM3 內(nèi)存，該內(nèi)存樣品工作正常，未來 16 層堆疊混合鍵合技術(shù)將用于 HBM4 內(nèi)存量產(chǎn)。

相較現(xiàn)有鍵合工藝，混合鍵合無需在 DRAM 內(nèi)存層間添加凸塊，而是將上下兩層直接銅對銅連接，可顯著提高信號傳輸速率，更適應(yīng) AI 計算對高帶寬的需求。

混合鍵合還可降低 DRAM 層間距，進而減少 HMB 模塊整體高度，但也面臨成熟度不足，應(yīng)用成本昂貴的問題。

三星電子在 HBM4 內(nèi)存鍵合技術(shù)方面采用兩條腿走路的策略，同步開發(fā)混合鍵合和傳統(tǒng)的 TC-NCF 工藝。HBM4 的模塊高度限制將放寬到 775 微米，有利于繼續(xù)使用 TC-NCF。

三星正努力降低 TC-NCF 工藝的晶圓間隙，目標在 HBM4 中將這一高度縮減至 7.0 微米以內(nèi)。


3D封裝的競備賽，正式開打

第一波芯片正在使用一種稱為混合鍵合的技術(shù)沖擊市場，為基于3D的芯片產(chǎn)品和先進封裝的新競爭時代奠定了基礎(chǔ)。

AMD是第一家推出使用銅混合鍵合芯片的供應(yīng)商，這是一種先進的芯片堆疊技術(shù)，可實現(xiàn)下一代類似3D的設(shè)備和封裝?；旌湘I合堆疊和連接芯片使用微型銅到銅互連，提供比現(xiàn)有芯片堆疊互連方案更高的密度和帶寬。

AMD正在使用TSMC的混合鍵合技術(shù)，TSMC也更新了其在該領(lǐng)域的路線圖。英特爾(Intel)、三星(Samsung)和其他公司也在開發(fā)混合鍵合技術(shù)。除了AMD，其他芯片客戶也在關(guān)注這項技術(shù)。

Needham分析師Charles Shi表示:“臺積電表示，其所有高性能計算客戶都可能采用其技術(shù)。”“在移動應(yīng)用中，混合鍵合也在每個人的路線圖上，或者至少在每個人的雷達上?！?/span>

在半導(dǎo)體晶圓廠進行的一種相對較新的工藝，銅混合鍵合是一種先進的芯片堆疊技術(shù)，有望為芯片客戶提供一些競爭優(yōu)勢?？梢钥隙ǖ氖牵酒询B并不是什么新技術(shù)，多年來一直在設(shè)計中使用。新的是混合鍵合可以實現(xiàn)近單片3D設(shè)計。

其實大多數(shù)芯片不需要混合鍵合。對于封裝而言，混合鍵合主要用于高端設(shè)計，因為它是一項涉及多項制造挑戰(zhàn)的昂貴技術(shù)。但它為芯片制造商提供了一些新的選擇，為下一代3D設(shè)計、存儲立方體或3D DRAM以及更先進的封裝鋪平了道路。

有幾種方法可以開發(fā)這些類型的產(chǎn)品，包括Chiplet模型。對于芯粒，芯片制造商可能在庫中有一個模塊化芯片菜單。然后，客戶可以混合和匹配這些芯片，并將它們集成到現(xiàn)有的封裝類型或新架構(gòu)中。在這種方法的一個例子中，AMD堆疊了兩個內(nèi)部開發(fā)的芯?！粋€處理器和一個SRAM 芯片，形成了一個 3D封裝，在頂部結(jié)合了一個高性能 MPU 和高速緩存，并使用混合鍵合連接各個die。

還有其他實現(xiàn)chiplet的方法。傳統(tǒng)上，為了改進設(shè)計，供應(yīng)商會開發(fā)一個片上系統(tǒng)(SoC)，并在每一代設(shè)備上集成更多的功能。這種芯片縮放方法變得越來越困難和昂貴。雖然它仍是新設(shè)計的一種選擇，但Chiplet正逐漸成為開發(fā)復(fù)雜芯片的一種選擇。

使用芯粒，大型SoC被分解成更小的dies或IP塊，并重新聚合成一個全新的設(shè)計。從理論上講，芯粒方法以更低的成本加快了上市時間?；旌湘I合是實現(xiàn)該技術(shù)的眾多要素之一。

混合鍵合：新時代名片

說到混合鍵合最典型的應(yīng)用，毫無疑問就是長江存儲的Xtacking?了。通過不同的工藝，先后制作Memory晶圓和CMOS晶圓，在后道制程中構(gòu)建兩者的觸點。通過混合鍵合，這些觸點被鏈接導(dǎo)通，Memory和CMOS就在垂直方向?qū)崿F(xiàn)了互聯(lián)。

按照Frauebhofer研究所的說法，混合鍵合的優(yōu)勢有三：

更短的互聯(lián)距離：不僅不需要用引線互相聯(lián)通，也無需用TSV穿過整個CMOS層，僅僅通過連接后道的銅觸點就可以實現(xiàn)互聯(lián)

更高的互聯(lián)密度：銅觸點的面積非常小，相比直徑百微米的錫球和TSV，混合鍵合工藝中的銅觸點的pitch size甚至都不足10微米，無疑可以實現(xiàn)更高的互聯(lián)密度

更低的成本：毫無疑問，針對每顆DIE單獨進行互聯(lián)需要更多的時間，通過晶圓鍵合可以實現(xiàn)大面積高密度的互聯(lián)，對產(chǎn)能的提升的貢獻是飛躍性的！自然，生產(chǎn)成本也可以得以降低

最新的研究中，甚至有將micro LED在小尺寸晶圓上制作完成后，分切成獨立的DIE重新粘接到一張12寸晶圓上與CMOS 12寸晶圓進行混合鍵合互聯(lián)的做法，可見其工藝兼容性是非常優(yōu)秀的。這也是混合鍵合的另一大優(yōu)勢，不同技術(shù)節(jié)點的CMOS也可以通過銅觸點進行互聯(lián)，工藝選擇的靈活性也獲得了飛躍性的提升！

當然，混合鍵合并非完美無缺，比如無法從最初階段就知道失效DIE，只有在完成集成，減薄和劃片以及通過測試后才能分辨，因此會使成品DIE的良率受到較大影響。其次，鍵合界面需要超高的平整度，晶圓的內(nèi)部應(yīng)力也需要管控以減小晶圓翹曲，這些都對后道工藝控制提出了苛刻的要求。相比傳統(tǒng)封裝技術(shù)，混合鍵合所需的ISO3以上的潔凈等級相比傳統(tǒng)封測廠的ISO5的潔凈度要求高了許多，對廠務(wù)和環(huán)境的管控都提出了很高的要求。

工藝的實現(xiàn)需要依托材料和設(shè)備的支持，雖然是后道工藝，但是這其中的玩家卻是少之又少，其中來自德國的蘇斯(Karl Suss)和奧地利的EVG(EV Group)獨占鰲頭，日本的佳能和三菱雖然也有特別門類的鍵合設(shè)備，但無論是市占率還是技術(shù)水平都無法與這兩位頂級玩家相提并論。國內(nèi)目前唯一系統(tǒng)性介紹晶圓鍵合的資料是《晶圓鍵合手冊》，蘇斯和EVG的設(shè)備在其中出鏡率相當之高，被反復(fù)提及，其知名度和領(lǐng)先地位不言而喻。

蘇斯和EVG的產(chǎn)品線重合度較高，雙方幾乎同時涵蓋了所有類型的鍵合工藝，除了鍵合機外，還包括用于晶圓對準的對準機和雙面光刻機，以及檢測鍵合精度的量測機臺也都有涉足，但實則各有千秋。在國內(nèi)鍵合機市場，相較于EVG，蘇斯在高校和研究院所的口碑和市占率更好，但工業(yè)應(yīng)用中EVG則更勝一籌。特別是國內(nèi)的先進BSI產(chǎn)線，EVG的全自動熔融鍵合機GeminiFB幾乎達到了100%的市場份額！

目前國產(chǎn)的鍵合機依舊以低端為主，上海S公司研制生產(chǎn)的鍵合機雖然滲透了膠鍵合和金屬鍵合的市場，但是尚未進入熔融鍵合的主陣地。而另一家主攻鍵合機的國內(nèi)企業(yè)是H公司，同S公司一樣，H公司是一家以光刻子系統(tǒng)為人所知的企業(yè)，其200nm的對準精度尚無法同EVG上一代產(chǎn)品比肩，但也是本土企業(yè)的一大突破！此外，還有數(shù)家半導(dǎo)體設(shè)備制造公司正在開發(fā)新的鍵合設(shè)備，畢竟到去年位為止，CIS行業(yè)的增長已經(jīng)持續(xù)了10年，市場空間相當廣闊！盡管2022年CIS市場迎來了10年來首次下跌，但是隨著安防和智慧城市的需求不斷增加，CIS的市場足夠龐大，也容得下蘇斯和EVG之外的玩家。


HBM核心設(shè)備材料，替代進行時

Hybrid Bonding 混合鍵合

海力士正在加速開發(fā)新工藝“混合鍵合” ，截止目前， HBM的DRAM芯片之間通過“微凸塊”材料進行連接，通過 混合鍵合，芯片可以在沒有凸塊的情況下連接，從而顯著 減小芯片的厚度； 當間距小到20um以內(nèi)，熱壓鍵合過程中細微傾斜使得釬料 變形擠出而發(fā)生橋連短路，難以進一步縮減互聯(lián)間距；HBM芯片標準厚度為720um，預(yù)計2026年左右量產(chǎn)的第六代 HBM4需要縱向垂直堆疊16層DRAM芯片，當前的封裝技術(shù)很 難讓客戶滿意，所以混合鍵合的應(yīng)用被認為是必然的趨勢；2023年海力士用于第三代HBM產(chǎn)品（HBM2e）測試混合鍵合 技術(shù)，規(guī)格低于HBM4產(chǎn)品； 同時海力士擬計劃將新一代的HBM與邏輯芯片堆疊在一起， 取消硅中介層。

與臺積電傳統(tǒng)的微凸點3D TSV集成對比，無凸點SoIC集成的12層存儲器在垂直方向上的尺寸下降高達64%，帶寬密度增加28%，能源消耗下降19%； 無凸點3D集成技術(shù)可實現(xiàn)超高密度的芯片垂直互連，繼續(xù)推動芯片向高性能、微型化和低功耗方向發(fā)展。


混合鍵合對比分析（W2Wvs D2W）

W2W鍵合是相對成熟的工藝，也不是特別昂貴，目前，W2W鍵合可以實現(xiàn)50nm以下的對準精度，W2W存在的主要問題是無法選擇已經(jīng)良好的芯片（KGD）進行封裝，會導(dǎo)致將有缺陷的芯片貼合至優(yōu)質(zhì)芯片，從而導(dǎo)致優(yōu)質(zhì)芯片的損失，所以W2W一般應(yīng)用于良率非常高的晶圓； D2W方式可以應(yīng)用良率相對較差但仍然具備商業(yè)價值的產(chǎn)品，D2W在鍵合方面更具挑戰(zhàn)性，因為每個晶圓都需要更多的鍵合步驟，會引入顆粒污染； 根據(jù)Semianalysis參考數(shù)據(jù)看（并非實際成本數(shù)據(jù)），小芯片D2W更貴，隨著芯片面積的增加，W2W不具備價格優(yōu)勢。


混合鍵合層工藝

混合鍵合層帶有細間距銅通孔圖案的介電薄膜，不論是D2W還是 W2W，通過BEOL金屬化處理的兩片晶圓均需要經(jīng)歷鍵合電介質(zhì)CVD； 阻擋層沉積、銅填充、電介質(zhì)的平坦化（帶有輕微的銅凹進）； 電介質(zhì)有四種可選材料：二氧化硅SiO2、碳氮化硅SiCN、氮氧化 硅SiON，其中，SiCN由于優(yōu)異的銅擴散阻擋性能而成為主要選擇， AMAT和Lam、KLA是PECVD系統(tǒng)供應(yīng)商；國內(nèi)拓荊科技是PECVD的領(lǐng) 先企業(yè)； 混合鍵合層工藝包括電介質(zhì)PECVD、銅ECD（銅電化學沉積）、 CMP、等離子體激活、鍵合、分割等。

影響鍵合質(zhì)量的因素：1）晶圓表面的潔凈度和粗糙度；2）表面的活化；3）退火處理的條件；4）銅襯墊的凹陷和凸起工藝。引入等離子體預(yù)處理步驟和親水性的鍵合技術(shù)，能在低退火溫度下提升鍵合粘附性。


減薄與CMP集成化趨勢

晶圓減薄能去除晶圓背面多余的基體材料，進而減小芯片封 裝體積、提高芯片散熱效率和電氣性能，是實現(xiàn)3D集成電路 制造的關(guān)鍵技術(shù)之一，例如3D IC中晶圓的鍵合工藝，減薄是 必要的工序； 晶圓在被磨削減薄后需要再經(jīng)過CMP處理，從而獲得表面光滑 平整的晶圓。但是當晶圓被減薄到150um以下時，傳輸搬運成 為較大風險，尤其是300mm大尺寸規(guī)格晶圓物理特性更脆弱。 磨削和CMP設(shè)備的集成可以減少晶圓的搬運次數(shù)，先進封裝中 減薄設(shè)備正在向集成化、一體化的方向發(fā)展； 此前國內(nèi)先進封裝減薄設(shè)備基本被國外壟斷，日本迪斯科和 日本東京精密。2021年9月，華海清科研發(fā)的首臺12英寸超精 密晶圓減薄機Versatile-GP 300正式出機，集精密硅片背面 磨削減薄、化學機械拋光、硅片清晰功能于一體的專用硅片 減薄設(shè)備，可滿足集成電路先進制程中的超精密晶圓減薄工 藝需求。