芯片行業(yè)的三巨頭——英特爾、三星和臺積電——正在“認真”研究一種新的 3D 器件架構(gòu)，該架構(gòu)有望解決當今最先進的納米片技術(shù)持續(xù)存在的縮放問題。

CMOS 總監(jiān) Naoto Horiguchi 表示，三大芯片制造商首次在上個月的國際電子器件會議 (IEDM) 的一場會議上發(fā)表演講，暗示他們將在十年內(nèi)實現(xiàn)互補場效應(yīng)晶體管 (CFET) 架構(gòu)的商業(yè)化全球研發(fā)組織imec的設(shè)備計劃。

“所有的巨頭——英特爾、三星、臺積電——都展示了他們的最新成果，”Naoto Horiguchi說?！斑@是‘三巨頭’第一次在一次會議上公布結(jié)果?！?/span>

在 CFET 時代到來之前，該行業(yè)將經(jīng)歷三代納米片架構(gòu)以及 SRAM 等已經(jīng)停止縮小尺寸的 CMOS 組件的相關(guān)問題。2016 年左右開發(fā)了 CFET 概念的imec 表示，縮小規(guī)模的停滯將迫使高性能計算芯片的設(shè)計者分解 SRAM 等 CMOS 功能，并采用將舊技術(shù)節(jié)點和小芯片拼接在一起的解決方法。

“一些傳統(tǒng)技術(shù)，如模擬或 I/O 可能必須通過不同的方案進行集成，”Horiguchi 補充道?！耙粋€例子是使用小芯片技術(shù)集成模擬或 I/O。至少部分邏輯和 SRAM 可以通過使用 CFET 架構(gòu)進行擴展。這是我們目前的期望。”


減緩制程微縮

IMEC 預(yù)計，到 2032 年，工藝節(jié)點縮小的速度將會放緩，迫使人們更加依賴小芯片和先進封裝的混合搭配使用，以及那些不斷縮小尺寸的高性能邏輯組件。

“僅使用納米片來縮放 CMOS 器件是非常困難的，”Horiguchi 說?！敖柚?CFET，我們可以認真地繼續(xù)器件擴展，然后當然可以將其與小芯片和先進封裝等其他技術(shù)相結(jié)合，以提高芯片性能。CFET 正在為連續(xù)器件擴展開辟一條道路。這就是 CFET 的賣點?！?/span>

Imec 預(yù)計 CFET 的器件架構(gòu)將在 2032 年左右超越 1 納米節(jié)點。三星將在 2022年率先在 3 納米節(jié)點引入納米片/柵極架構(gòu)。臺積電表示，臺積電將于 2025 年推出帶有 2 納米節(jié)點的納米片。

Horiguchi 指出，接觸多晶間距 (CPP)（從一個晶體管柵極到下一個晶體管柵極的距離）是CMOS 器件縮放的關(guān)鍵指標。

“主要參與者的 CPP 為 48-45 nm。它接近 CFET 產(chǎn)品的目標尺寸，”他說?！盀榱藢崿F(xiàn)向更小尺寸的重大轉(zhuǎn)變，[英特爾、三星和臺積電]必須進行多項工藝創(chuàng)新、工藝改進等。他們不會談?wù)撨@些工藝創(chuàng)新，但如果沒有這一進展，他們可能無法制造出這樣的設(shè)備。”

Horiguchi 表示，這三個芯片制造商可能已將 CFET 開發(fā)從實驗室轉(zhuǎn)移到接近行業(yè)標準的中試線上。

上個月，英特爾表示，它在 PMOS（P 溝道金屬氧化物半導體）晶體管上的 3D 堆疊 NMOS（N 溝道金屬氧化物半導體）方面取得了獨特的突破，并結(jié)合了背面功率和背面接觸，以最大限度地提高面積和功率交付效率。

在 CFET 架構(gòu)中，NMOS 和 PMOS 器件相互堆疊。

臺積電器件架構(gòu)開拓總監(jiān) Szuya Liao 在總結(jié)臺積電的工作時表示，該公司已經(jīng)達到了 48 納米 CPP 的標準，Horiguchi 稱這是一個關(guān)鍵門檻。

“通過在 NMOS/PMOS FET 之間引入關(guān)鍵的垂直隔離以及在柵極和源極/漏極之間引入適當?shù)膬?nèi)部間隔物，我們的垂直堆疊 nFET-on-pFET 納米片晶體管的存活率超過 90%，并表現(xiàn)出高通態(tài)電流和低泄漏，實現(xiàn)健康的六個數(shù)量級的開/關(guān)電流比，”她說。

Liao 表示，通過垂直堆疊 n 型和 p 型 FET，占地面積可以減少一半，晶體管數(shù)量可以增加一倍。

“這就像通過在與一個單層單元相同的占地面積上建造兩棟聯(lián)排別墅來增加城市密度，”廖說。

三星沒有回應(yīng)置評請求。


3D芯片堆疊

通過堆疊芯片（在本例中稱為小芯片（Chiplet））來增加可以擠入給定區(qū)域的晶體管數(shù)量，這既是硅的現(xiàn)在，也是未來。一般來說，制造商正在努力增加芯片之間的垂直連接的密度。但也有一些并發(fā)癥。

一是改變了芯片互連子集的布局。從 2024 年末開始，芯片制造商將開始在硅下方構(gòu)建電力傳輸互連，而將數(shù)據(jù)互連留在上方。這種被稱為“背面供電”的方案會帶來芯片公司正在研究的各種后果?？磥碛⑻貭枌⒃诒緦玫腎EDM討論背面電源對 3D 設(shè)備的影響。IMEC 將研究稱為系統(tǒng)技術(shù)協(xié)同優(yōu)化 (STCO)的 3D 芯片設(shè)計理念的影響。（這個想法是，未來的處理器將被分解為基本功能，每個功能都將位于其自己的小芯片上，這些小芯片將采用適合該工作的完美技術(shù)制成，然后這些小芯片將被重新組裝成一個系統(tǒng)使用 3D 堆疊和其他先進封裝技術(shù)。）同時，臺積電將解決 3D 芯片堆疊中長期存在的問題——如何從組合芯片中排出熱量。

顧名思義，所謂3D芯片堆疊，是將一個完整的計算機芯片（例如 DRAM）放置在另一個芯片（CPU）之上。結(jié)果，電路板上原本相距幾厘米的兩個芯片現(xiàn)在相距不到一毫米。這降低了功耗（通過銅線傳輸數(shù)據(jù)是一件很麻煩的事情），并且還大大提高了帶寬。

IEEE也表示，當前每一代處理器的性能都需要比上一代更好，從最基本的角度來說，這意味著將更多的邏輯集成到硅片上。但存在兩個問題：一是我們縮小晶體管及其組成的邏輯和存儲塊的能力正在放緩。另一個是芯片已經(jīng)達到了尺寸極限，因為光刻工具只能在約 850 平方毫米的區(qū)域上形成圖案。

為了解決這些問題，幾年來，片上系統(tǒng)開發(fā)人員已經(jīng)開始將其更大的設(shè)計分解為更小的小芯片，并將它們在同一封裝內(nèi)連接在一起，以有效增加硅面積等優(yōu)勢。在 CPU 中，這些鏈接大多是所謂的 2.5D，其中小芯片彼此相鄰設(shè)置，并使用短而密集的互連進行連接。既然大多數(shù)主要制造商已經(jīng)就 2.5D 小芯片到小芯片通信標準達成一致，這種類型的集成的勢頭可能只會增長。

但要像在同一芯片上一樣傳輸真正大量的數(shù)據(jù)，您需要更短、更密集的連接，而這只能通過將一個芯片堆疊在另一個芯片上來實現(xiàn)。面對面連接兩個芯片意味著每平方毫米要建立數(shù)千個連接。這也催生了3D芯片堆疊。

Synopsys在一篇博客文章中指出，堆疊芯片之間的數(shù)據(jù)傳輸通過集成在底部芯片中的 TSV 進行。這些 TSV 是垂直運行的物理柱，由銅等導電材料制成。將堆疊芯片粘合到單個封裝中而不是 PCB 上的多個封裝中，可將 I/O 密度提高 100 倍。采用最新技術(shù)，每比特傳輸能量可降低至 30 倍。

至于背面供電，按照IEEE所說，向數(shù)十億個晶體管提供電流正迅速成為高性能 SoC 設(shè)計的主要瓶頸之一。隨著晶體管不斷變得越來越小，為晶體管提供電流的互連線必須排列得更緊密、更精細，這會增加電阻并消耗功率。這種情況不能再繼續(xù)下去：如果電子進出芯片上的設(shè)備的方式?jīng)]有發(fā)生重大變化，我們將晶體管制造得再小也無濟于事。

在當今的處理器中，信號和功率都從上方到達硅[淺灰色]。新技術(shù)將分離這些功能，從而節(jié)省電力并為信號路線騰出更多空間[右]。

幸運的是，我們有一個有前途的解決方案：我們可以使用長期以來被忽視的硅的一面。

為了從 SoC 獲取電源和信號，我們通常將最上層金屬（距離晶體管最遠）連接到芯片封裝中的焊球（也稱為凸點）。因此，為了讓電子到達任何晶體管以完成有用的工作，它們必須穿過 10 到 20 層越來越窄和曲折的金屬，直到它們最終能夠擠到最后一層局部導線。這種分配電力的方式從根本上來說是有損耗的。于是，我們利用晶體管下方的“空”硅，這正是imec開創(chuàng)的一種稱為“埋入式電源軌”或 BPR 的制造概念。該技術(shù)在晶體管下方而不是上方建立電源連接，目的是創(chuàng)建更粗、電阻更小的電源軌，并為晶體管層上方的信號承載互連釋放空間。


AI芯片性能再度提高

據(jù)報道，慕尼黑工業(yè)大學（TUM）的Hussam Amrouch教授領(lǐng)導的研究團隊開發(fā)出了一種可用于人工智能的架構(gòu)，其功能是同類內(nèi)存計算方法的兩倍。據(jù)稱，創(chuàng)新的新型芯片技術(shù)集成了數(shù)據(jù)存儲和處理功能，大大提高了效率和性能。這些芯片受到人腦的啟發(fā)，預(yù)計將在三到五年內(nèi)上市，需要跨學科合作才能達到行業(yè)安全標準。

據(jù)悉，Amrouch團隊利用被稱為鐵電場效應(yīng)晶體管（FeFET）的特殊電路應(yīng)用了一種新的計算模式。幾年內(nèi)，這可能會被證明適用于生成式人工智能、深度學習算法和機器人應(yīng)用。

實際上，他們的基本理念很簡單：以前的芯片只在晶體管上進行計算，而現(xiàn)在它們也是數(shù)據(jù)存儲的位置。這樣既省時又省力。Amrouch說：“因此，芯片的性能也得到了提升?！?/span>

隨著人類需求的不斷提高，未來的芯片必須比以前的更快、更高效。因此，它們不能迅速升溫。如果它們要支持諸如無人機飛行時的實時計算等應(yīng)用，這是必不可少的。

“像這樣的任務(wù)對計算機來說是極其復雜和耗能的，”研究人員說。

對芯片的這些關(guān)鍵要求可以用數(shù)學參數(shù)TOPS/W來概括：“每秒每瓦特的太赫茲運算量”。這可以看作是未來芯片的重要技術(shù)指標：當提供一瓦（W）功率時，處理器每秒（S）能執(zhí)行多少萬億次運算（TOP）。

這款新型人工智能芯片可提供885 TOPS/W。這使得它比同類人工智能芯片（包括三星公司的MRAM芯片）的功能強大一倍。而目前普遍使用的CMOS（互補金屬氧化物半導體）芯片的運行速度在10-20 TOPS/W之間。

具體而言，研究人員從人類那里借鑒了現(xiàn)代芯片架構(gòu)的原理。Amrouch說：“在大腦中，神經(jīng)元負責處理信號，而突觸則能夠記住這些信息，他描述了人類如何能夠?qū)W習和回憶復雜的相互關(guān)系?！?/span>

為此，芯片使用了"鐵電"（FeFET）晶體管。這種電子開關(guān)具有特殊的附加特性（施加電壓時極性反轉(zhuǎn)），即使在切斷電源的情況下也能存儲信息。此外，它們還能保證在晶體管內(nèi)同時存儲和處理數(shù)據(jù)。

Amrouch認為：“現(xiàn)在，我們可以構(gòu)建高效的芯片組，用于深度學習、生成式人工智能或機器人等應(yīng)用，例如，在這些應(yīng)用中，數(shù)據(jù)必須在生成的地方進行處理。”