從7nm到5nm，從5nm到3nm，半導(dǎo)體產(chǎn)業(yè)對(duì)于先進(jìn)工藝制程的追求永不停歇。2022年，當(dāng)臺(tái)積電宣布已經(jīng)掌握成功大量量產(chǎn)3nm鰭式場(chǎng)效電晶體制程技術(shù)后，1nm開始一步步逼近。

對(duì)于先進(jìn)工藝的掌握，意味著更高的性能、更頂尖的技術(shù)。從 3nm跨越到1nm，這其中面臨的技術(shù)挑戰(zhàn)猶如天塹。因此，1nm對(duì)于業(yè)界來說也充滿著誘惑。

1nm勢(shì)在必得

工藝制成的研發(fā)和生產(chǎn)需要大量的資源，一方面是技術(shù)積累，如晶體管架構(gòu)、材料選擇、制造過程等方面都需要解決難題；另一方面還需要強(qiáng)大的資金、人才和設(shè)備，眾所周知從5nm走到3nm，生產(chǎn)成本也翻了一番。并非人人都有“資格”追求1nm。從28nm跳級(jí)到1nm這之間的差距絕對(duì)令人望而卻步。

我們來看看，目前有野心追求1nm的機(jī)構(gòu)和企業(yè)分別有哪些。


英特爾的inverter

英特爾是三者中最早演示 CFET 的，早在 2020 年就在 IEDM 上推出了早期版本。這一次，英特爾報(bào)告了圍繞 CFET 制造的最簡(jiǎn)單電路（inverter）的多項(xiàng)改進(jìn)。CMOS inverter 將相同的輸入電壓發(fā)送到堆棧中兩個(gè)器件的柵極，并產(chǎn)生與輸入邏輯相反的輸出。

英特爾組件研究小組首席工程師 Marko Radosavljevic 在會(huì)議前對(duì)記者表示：“inverter 是在單個(gè)鰭片上完成的?！?他說，“在最大縮放比例下，它將是普通 CMOS 逆變器尺寸的 50%”。

問題在于，將兩個(gè)晶體管堆棧擠入inverter 電路所需的所有互連會(huì)削弱面積優(yōu)勢(shì)。為了保持緊張，英特爾試圖消除連接堆疊設(shè)備時(shí)涉及的一些擁塞。在當(dāng)今的晶體管中，所有連接都來自設(shè)備本身之上。但今年晚些時(shí)候，英特爾正在部署一種稱為背面供電的技術(shù)，該技術(shù)允許在硅表面上方和下方存在互連。使用該技術(shù)從下面而不是從上面接觸底部晶體管顯著簡(jiǎn)化了電路。由此產(chǎn)生的inverter具有 60 納米的密度質(zhì)量，稱為接觸多晶間距（CPP，本質(zhì)上是從一個(gè)晶體管柵極到下一個(gè)晶體管柵極的最小距離）。如今的 5 nm 節(jié)點(diǎn)芯片的 CPP 約為 50 nm。

此外，英特爾還通過將每個(gè)器件的納米片數(shù)量從 2 個(gè)增加到 3 個(gè)、將兩個(gè)器件之間的間距從 50 nm 減小到 30 nm，以及使用改進(jìn)的幾何形狀來連接器件的各個(gè)部分，從而改善了 CFET 堆棧的電氣特性。


三星的秘密武器

三星演示的結(jié)果甚至比英特爾更小，顯示了 48 納米和 45 納米接觸式多晶硅間距 (CPP) 的結(jié)果，與英特爾的 60 納米相比，盡管這些是針對(duì)單個(gè)設(shè)備，而不是完整的inverter。盡管三星的兩個(gè)原型 CFET 中較小的一個(gè)出現(xiàn)了一些性能下降，但幅度并不大，該公司的研究人員相信制造工藝優(yōu)化可以解決這個(gè)問題。

三星成功的關(guān)鍵在于能夠?qū)Χ询B式 pFET 和 nFET 器件的源極和漏極進(jìn)行電氣隔離。如果沒有足夠的隔離，該器件（三星稱之為 3D 堆疊 FET (3DSFET)）將會(huì)泄漏電流。實(shí)現(xiàn)這種隔離的關(guān)鍵步驟是將涉及濕化學(xué)物質(zhì)的蝕刻步驟替換為新型干蝕刻。這使得優(yōu)質(zhì)設(shè)備的產(chǎn)量提高了 80%。

與英特爾一樣，三星從硅下方接觸設(shè)備底部以節(jié)省空間。然而，這家韓國芯片制造商與美國芯片制造商的不同之處在于，這家韓國芯片制造商在每個(gè)配對(duì)設(shè)備中都使用了單個(gè)納米片，而不是英特爾的三個(gè)納米片。研究人員表示，增加納米片的數(shù)量將提高 CFET 的性能。


臺(tái)積電出手

與三星一樣，臺(tái)積電也成功實(shí)現(xiàn)了 48 納米的工業(yè)相關(guān)間距。其器件的獨(dú)特之處包括采用一種新方法在頂部和底部器件之間形成介電層以保持它們的隔離。納米片通常由硅和硅鍺的交替層形成。在工藝的適當(dāng)步驟中，硅-鍺特定蝕刻方法去除該材料，釋放硅納米線。對(duì)于用于將兩個(gè)器件相互隔離的層，臺(tái)積電使用了鍺含量異常高的硅鍺，因?yàn)橹浪绕渌?SiGe 層蝕刻得更快。這樣，在釋放硅納米線之前，可以通過幾個(gè)步驟構(gòu)建隔離層。

在 2023 年歐洲技術(shù)研討會(huì)期間，臺(tái)積電還展示了有關(guān)即將推出的互補(bǔ) FET (CFET) 技術(shù)的更多詳細(xì)信息。他們指出，CFET 晶體管現(xiàn)已在臺(tái)積電實(shí)驗(yàn)室中進(jìn)行性能、效率和密度測(cè)試。與 GAAFET 相比，CFET 將在所有這些領(lǐng)域提供更好的設(shè)計(jì)，但需要一些額外的制造步驟才能使芯片按預(yù)期工作。同門同時(shí)強(qiáng)調(diào)，將 p 型和 n 型 FET 集成到單個(gè)器件中，CFET 需要使用高精度和高功率的高數(shù)值孔徑 EUV 掃描儀來制造。

1nm芯片制程面臨的挑戰(zhàn)

目前，全球最先進(jìn)的芯片制程已經(jīng)達(dá)到3nm。

業(yè)內(nèi)預(yù)計(jì)，1nm工藝制程最快將在2027年小批量試產(chǎn)，2028年量產(chǎn)。但是，當(dāng)芯片制程繼續(xù)向1nm甚至更小的方向發(fā)展時(shí)，會(huì)遇到各種挑戰(zhàn)。

首先是材料極限。現(xiàn)有的硅基芯片，其晶體管主要采用硅作為基礎(chǔ)材料。但硅原子的直徑約為0.2nm，這意味著當(dāng)芯片制程縮小到1nm甚至更小時(shí)，硅材料本身就會(huì)遇到物理極限。

此時(shí)，傳統(tǒng)的硅基芯片難以繼續(xù)發(fā)展。

其次是量子隧穿效應(yīng)。

當(dāng)晶體管的門控長(zhǎng)寬厚度繼續(xù)縮小時(shí)，運(yùn)載子難以被電場(chǎng)有效控制，會(huì)發(fā)生量子隧穿效應(yīng)，導(dǎo)致漏電流增大，甚至芯片失效。這同樣是一個(gè)嚴(yán)峻的技術(shù)難題。

再者，過小的特征大小也會(huì)導(dǎo)致制程難度大幅增加，成本高昂。要實(shí)現(xiàn)如此高精度的裝備和制程，技術(shù)難度可想而知。


現(xiàn)在問題來了：1nm未來，如何實(shí)現(xiàn)？

1、2D材料

尋找合適的晶體管結(jié)構(gòu)以及合適的晶體管材料來實(shí)現(xiàn) 1 納米工藝幾何結(jié)構(gòu)的工作仍然是一個(gè)好的方向。使用非硅材料有利于制造非常微小的晶體管——小至 1 納米。

2019年時(shí)，IMEC就在IEEE會(huì)議上，展示2D材料可實(shí)現(xiàn)1nm以下的工藝節(jié)點(diǎn)。當(dāng)時(shí)IMEC已經(jīng)展示了具有微小特征尺寸的二硫化鉬 (MoS2) MOSFET可以為晶體管的極端縮放開辟途徑，遠(yuǎn)低于硅器件短溝道效應(yīng)的水平。

MoS2是一種二維材料，這意味著它可以以穩(wěn)定的形式生長(zhǎng)，厚度僅為一個(gè)原子，最重要的是，在該尺度上具有原子精度。

麻省理工學(xué)院、南洋理工大學(xué)和臺(tái)積電的研究人員發(fā)現(xiàn)，二維材料與半金屬鉍 (Bi) 結(jié)合可實(shí)現(xiàn)極低的電阻，克服了實(shí)現(xiàn) 1 納米芯片的挑戰(zhàn)。

臺(tái)積電也同樣宣布，其在2D材料方面取得突破，逼近1 nm。在2022年時(shí)，臺(tái)積電和麻省理工學(xué)院、南洋理工大學(xué)聯(lián)合發(fā)表了一篇論文，描述金屬引起的導(dǎo)電間隙帶來的制造挑戰(zhàn)，以及單層技術(shù)如何受到這些金屬引起的間隙的影響。

這篇文章中建議使用后過渡金屬鉍和一些半導(dǎo)體單層過渡金屬二硫族化物來減小間隙的尺寸，從而生產(chǎn)出比以前小得多的2D晶體管。在實(shí)驗(yàn)中，臺(tái)積電嘗試了目前各種低電阻的半導(dǎo)體材料，二硫化鉬（MoS2）、二硫化鎢（WS2）和二硒化鎢（WSe2）。


2、改變銅 (Cu) 互連

在計(jì)算機(jī)芯片之中，半導(dǎo)體組件之間的布線被稱為互連。簡(jiǎn)單解釋，互連就是電流在芯片中各個(gè)晶體管、存儲(chǔ)器、處理單元和其他組件之間的流動(dòng)方式，如果互連的傳輸越有效，那么芯片的效率就會(huì)越高。

在1997年以前，大家往往都在使用鋁互連。之后，IBM又發(fā)現(xiàn)了更有效的銅互連。銅線的導(dǎo)電電阻比鋁線低約 40%，這意味著處理速度提高約 15%。在過去的幾十年里，這種巨大的轉(zhuǎn)變導(dǎo)致銅成為互連的行業(yè)標(biāo)準(zhǔn)。

現(xiàn)在，銅互連也開始遇到了瓶頸。銅互連始終需要阻擋襯里材料來形成適當(dāng)?shù)牟季€結(jié)構(gòu)。隨著器件縮小，可用于銅布線和襯墊材料的空間變得更小。

目前業(yè)界一直在尋找其他金屬可以替代銅互連。

碳納米管 (CNT)、單層石墨烯 (SLG) 和少層石墨烯 (FLG)）與其他相關(guān)互連材料（鎢 (W)、銅 (Cu) 和釕 (Ru)）的性能比較 來源：IMEC

IBM：使用釕

IBM找的方式是使用釕。釕可以擴(kuò)展到 1 納米及以上節(jié)點(diǎn)，并且仍然是一種有效的導(dǎo)體，因此不需要襯墊，這有助于節(jié)省空間。通過減色圖案化方法形成的釕也有可能用于一種新型互連集成方案，稱為頂通孔集成。在這種情況下，互連通孔形成在導(dǎo)線的頂部，而不是導(dǎo)線的下方，從而允許為最關(guān)鍵的互連層形成連續(xù)的導(dǎo)線和自對(duì)準(zhǔn)通孔。此外，通過這種頂通孔集成牢固地形成嵌入式氣隙，從而減少互連寄生電容，也將有助于實(shí)現(xiàn)更快、更低功耗的芯片。IBM的研究人員使用極紫外光刻 (EUV) 雙圖案現(xiàn)有的機(jī)器上創(chuàng)建測(cè)試結(jié)構(gòu)，結(jié)果表明能夠?qū)崿F(xiàn)突破。

IMEC、臺(tái)積電：使用石墨烯

與IBM的方式不同，臺(tái)積電嘗試使用石墨烯進(jìn)行多層布線。

人們對(duì)石墨烯互連應(yīng)用的興趣并不令人意外。石墨烯表現(xiàn)出高本征載流子遷移率（高達(dá)200,000cm2 V -1 s -1）和大載流能力（高達(dá)108A/cm2）。此外，石墨烯具有高導(dǎo)熱性和抗電遷移的競(jìng)爭(zhēng)穩(wěn)健性。它還可以制成原子級(jí)厚度，這有助于減輕厚度對(duì) RC 延遲的影響。

臺(tái)積電表示，當(dāng)制作不同寬度的互連原型并將其電阻與銅互連進(jìn)行比較時(shí)，發(fā)現(xiàn)寬度為15nm或更小的石墨烯互連的電阻率低于銅互連的電阻率。石墨烯的接觸電阻率也比銅低四個(gè)數(shù)量級(jí)。將金屬離子嵌入石墨烯中可以改善互連的電性能，使其成為下一代互連的有前途的材料。

IMEC則認(rèn)為石墨烯和金屬的混合結(jié)構(gòu)，非常有希望成為1nm的候選者。此外，IMEC也在考慮釕 (Ru)作為銅互連的替代品。


3、改變器件架構(gòu)

如上文提到，IBM對(duì)于1nm的努力除了選擇釕互連外，還有一個(gè)就是VTFET架構(gòu)。IBM認(rèn)為，使用 VTFET，晶體管組件垂直堆疊在一起，而不是橫向堆疊，這是自計(jì)算機(jī)時(shí)代誕生以來設(shè)計(jì)芯片的標(biāo)準(zhǔn)。這極大地增加了單個(gè)芯片上可以安裝的晶體管數(shù)量，就像摩天大樓城市的人口密度遠(yuǎn)高于聯(lián)排別墅郊區(qū)的人口密度一樣。IBM的研究表明，VTFET 設(shè)計(jì)的規(guī)?？梢赃h(yuǎn)遠(yuǎn)超出 IBM Research 于 2021 年首次推出的最先進(jìn)的 2 納米節(jié)點(diǎn)納米片設(shè)計(jì)的性能。

IMEC則認(rèn)為能夠超越2nm的器件架構(gòu)，是Forksheet架構(gòu)。新的forksheet器件架構(gòu)是 GAA 納米片器件的自然演變，允許軌道高度從 5T 擴(kuò)展到 4.3T，同時(shí)仍然提供性能增益?；蛘?，通過叉板設(shè)計(jì)，可用空間可用于增加板寬度，從而進(jìn)一步增強(qiáng)驅(qū)動(dòng)電流。

英特爾則是認(rèn)為可以使用一種GAA FET的最新形態(tài)——堆疊式CFET場(chǎng)效應(yīng)管架構(gòu)。這種架構(gòu)的集成密度進(jìn)一步提升，將n型和p型MOS元件堆疊在一起，可以堆疊8個(gè)納米片，比RibbonFET多一倍。目前，英特爾正在研究?jī)煞N類型的CFET：?jiǎn)纹剑╩onolithic）和順序式（sequential）。不過，英特爾的CFET架構(gòu)并不是獨(dú)立提出的，而是與IMEC機(jī)構(gòu)長(zhǎng)期合作的結(jié)果。


結(jié)語

可以預(yù)見，1nm并不會(huì)是芯片技術(shù)進(jìn)步的終點(diǎn)。

業(yè)內(nèi)專家已經(jīng)為我們揭示了多種可能的突破方向。我們有理由相信，人類的創(chuàng)造力會(huì)不斷地推進(jìn)電子科技的進(jìn)步，開啟更加絢爛的未來。

屆時(shí)，以1nm SEE YOU 的芯片時(shí)代終將來臨！