來自東京工業(yè)大學的科研團隊近日研發(fā)出可堆疊內(nèi)存，其傳輸速度是 HBM2E 內(nèi)存的 4 倍，功耗僅為五分之一。

科研團隊將其命名為 BBCube，最大的亮點在于去除了傳統(tǒng)內(nèi)存的逐層焊接晶體布局。

科研團隊在 2023 年 6 月舉行的 VLSI IEEE Symposium 2023 大會上得到了同行論證，不僅提出了這一新概念，還詳細描述了生產(chǎn)這種存儲器的技術流程。

生產(chǎn) HBM 內(nèi)存的現(xiàn)有方法限制了其功能，堆疊中的每一層（DRAM 芯片）不能制造得比特定規(guī)格更薄，并且層之間的球接觸（ball contacts）數(shù)量不能增加超過特定值，否則存在機械損壞和短路的風險。

科研團隊提議在 DRAM 封裝過程中去除球接觸，可以讓芯片變得更薄，降低每一層的機械應力，縮短 TSV 的過孔線。

研究團隊負責人 Takayuki Ohba 教授表示：“BBCube 3D 有潛力實現(xiàn)每秒 1.6 TB 的吞吐量，比 DDR5 快 30 倍，比 HBM2E 快四倍。”


SK海力士已開發(fā)12層堆疊HBM3 DRAM

4月20日，SK海力士宣布，再次超越了現(xiàn)有最高性能DRAM（內(nèi)存）——HBM3*的技術界限，全球首次實現(xiàn)垂直堆疊12個單品DRAM芯片，成功開發(fā)出最高容量24GB（Gigabyte，千兆字節(jié)）**的HBM3 DRAM新產(chǎn)品，并正在接受客戶公司的性能驗證。

SK海力士強調(diào)，“公司繼去年6月全球首次量產(chǎn)HBM3 DRAM后，又成功開發(fā)出容量提升50%的24GB套裝產(chǎn)品。最近隨著人工智能聊天機器人（AI Chatbot）產(chǎn)業(yè)的發(fā)展，高端存儲器需求也隨之增長，公司將從今年下半年起將其推向市場，以滿足市場需求。”

SK海力士表示，通過先進MR-MUF技術加強了工藝效率和產(chǎn)品性能的穩(wěn)定性，又利用TSV技術將12個比現(xiàn)有芯片薄40%的單品DRAM芯片垂直堆疊，實現(xiàn)了與16GB產(chǎn)品相同的高度。

SK海力士于2013年在世界上首次開發(fā)的HBM DRAM是實現(xiàn)需要高性能計算的生成式AI所必要的存儲器半導體產(chǎn)品，因此在受到業(yè)界的高度關注。

最新規(guī)格的HBM3 DRAM被評價為能夠快速處理龐大數(shù)據(jù)的首選產(chǎn)品，從而大型科技公司的需求也在逐漸擴大。

公司已向數(shù)多全球客戶公司提供了24GB HBM3 DRAM樣品正在進行性能驗證，據(jù)悉客戶對此產(chǎn)品抱有極大的期待。

自從2.5D/3D封裝、Chiplet、異構(gòu)集成等技術出現(xiàn)以來，CPU、GPU和內(nèi)存之間的界限就已經(jīng)變得逐漸模糊。單個SoC究竟集成了哪些邏輯單元和存儲單元，全憑借廠商自己的設計路線。這樣的設計其實為單芯片的能效比帶來了一輪新的攀升，但也極大地增加了開發(fā)難度。即便如此，還是有不少廠商在不遺余力地朝這個方向發(fā)展，最典型的莫過于AMD。


AMD的存儲堆疊之路

要說玩堆疊存儲，AMD確實是走得最靠前的一位，例如AMD如今在消費級和數(shù)據(jù)中心級別CPU上逐漸使用的3D V-Cache技術，就是直接將SRAM緩存堆疊至CPU上。將在今年正式落地的第四代EPYC服務器處理器，就采用了13個5nm/6nm Chiplet混用的方案，最高將L3緩存堆疊至了可怕的384MB。

在消費端，AMD的Ryzen 7 5800X3D同樣也以驚人的姿態(tài)出世，以超大緩存帶來了極大的游戲性能提升。即將正式發(fā)售的Ryzen 9 7950X3D也打出了128MB三級緩存的夸張參數(shù)，這些產(chǎn)品的出現(xiàn)可謂打破了過去CPU廠商拼時鐘頻率、拼核心數(shù)的僵局，讓消費者真切地感受到了額外的體驗提升。

GPU也不例外，雖然AMD如今的消費級GPU基本已經(jīng)放棄了HBM堆疊方案，但是在AMD的數(shù)據(jù)中心GPU，例如Instinct MI250X，卻依然靠著堆疊做到了128GB的HBM2e顯存，做到了3276.8GB/s的峰值內(nèi)存帶寬。而下一代MI300，AMD則選擇了轉(zhuǎn)向APU方案，將CPU、GPU和HBM全部整合在一起，以新的架構(gòu)沖擊Exascale級的AI世代。

其實這也是AMD收購Xilinx最大的收獲之一，早在十多年前Xilinx的3DIC技術也已經(jīng)為多Die堆疊打下了基礎。在收購Xilinx之際，AMD也提到這次交易會擴張AMD在die堆疊、封裝、Chiplet和互聯(lián)技術上的開發(fā)能力。在完成Xilinx的收購后，也可以看出AMD在架構(gòu)上的創(chuàng)新有了很大的飛躍。

在近期的ISSCC 2023上，AMD CEO蘇姿豐透露了他們的下一步野心，那就是直接將DRAM堆疊至CPU上。這里的堆疊并非硅中介層互聯(lián)、存儲單元垂直堆疊在一起的2.5D封裝方案，也就是如今常見的HBM統(tǒng)一內(nèi)存方案，AMD提出的是直接將計算單元與存儲單元垂直堆疊在一起的3D混合鍵封裝方案。


芯片堆疊前景

傳統(tǒng)的芯片結(jié)構(gòu)中，電路元件只能在一個平面上被集成，這限制了芯片容量的發(fā)展。于是，科學家們開始探索如何將不同功能層疊起來，以擴大芯片的容量和功能。這就引入了多層芯片結(jié)構(gòu)的概念。

多層芯片結(jié)構(gòu)的核心技術之一就是三維封裝技術。通過將芯片的不同層分別加工制作，并使用極其精細的堆疊技術，使得多個層次的芯片得以緊密堆疊在一起。這種堆疊結(jié)構(gòu)不僅節(jié)省了空間，還提高了芯片的集成度，進而提高了整體性能。例如，在3D-NAND閃存中，多層芯片結(jié)構(gòu)被用于實現(xiàn)更大的存儲容量，并且能夠提供更高的數(shù)據(jù)傳輸速度。

另一個關鍵技術是通過嵌入式硅通孔（TSV）來連接不同層次的芯片。TSV采用縱向穿越結(jié)構(gòu)，通過導線將不同層的芯片相互連接起來。這種連接方式不僅提供了更高的信號帶寬，還減少了晶圓之間的電阻和電感，進而提高了芯片的整體性能。

多層芯片結(jié)構(gòu)的優(yōu)勢顯而易見。首先，它通過增加芯片層次和連接方式，實現(xiàn)了更高的芯片集成度和功能密度。其次，多層芯片的堆疊結(jié)構(gòu)減小了芯片的體積，使得設備變得更加輕薄便攜。此外，多層芯片還提供了更高的性能和效率，使得電子設備在處理速度和能耗方面取得了質(zhì)的飛躍。

然而，隨著多層芯片的崛起，也面臨著一些挑戰(zhàn)。其中之一就是熱量的管理，因為在緊密堆疊的芯片中，熱量散發(fā)變得更加困難。因此，科學家們正在不斷尋找解決方案，以保持芯片在高性能工作時的穩(wěn)定性和可靠性。